1.PCIE专题第三章PCIE测试
2.基于XDMA 中断模式的源码 PCIE3.0 QT上位机与FPGA数据交互架构 提供工程源码和QT上位机源码
3.FPGA XDMA 中断模式实现 PCIE3.0 测速试验 提供工程源码和QT上位机源码
4.FPGA基于XDMA实现PCIE X4通信方案 提供工程源码和QT上位机程序和技术支持
5.FPGA使用MIG调用SODIMM内存条接口教程，提供vivado工程源码和技术支持
6.FPGA GTH aurora 8b/10b编解码 PCIE 视频传输，源码提供2套工程源码加QT上位机源码和技术支持

PCIE专题第三章PCIE测试

       PCIE专题第三章：PCIE测试

       本章节将探索如何在FPGA板卡上实现简单的源码PCIE测速功能，包括测速PCIE链路收发以及入门级PCIE技术。源码

       硬件资源介绍：PCIE接口采用金手指接口，源码可以轻松插入电脑主板插槽，源码git方法下载源码与电脑完成连接。源码接口主要由5对差分线与复位线构成，源码包括2对发送数据、源码2对接收数据、源码1对时钟和一个复位线，源码构成PCIE X2通道。源码

       程序设计：章节内容主要围绕移植官方提供的源码工程。RIFFA项目作为开源项目，源码工程可在GitHub上直接下载，源码网址为github.com/KastnerRG/ri...。如果需要深入研究RIFFA框架，请认真阅读相关驱动程序文档。

       示例工程查看：首先，了解RIFFA框架的工作原理，建议仔细研究官方示例工程。然后，创建一个新工程，复制官方示例文件并修改为适应自己FPGA板子的版本。此过程需熟悉其组成部分并逐步深入。

       修改官方示例：根据自己的FPGA芯片型号（如XC7AT-FFG、XC7AT-FFG、XC7AT-FBG等）对IP核进行更新。在Core Capability页，修改事务层最大负载数据为字节，确保与IP核配置相匹配。

       修改顶层文件与约束文件：将顶层文件中C_NUM_LANES由4通道修改为2通道，C_PCI_DATA_WIDTH数据宽度由位宽修改为位宽，C_MAX_PAYLOAD_BYTES最大负载数据修改为。同时，删除并修改约束文件内容，确保程序正确固化到外部flash中。

       IP核详解：7 Series Integrated Block for PCI Express是XILINX在7系列FPGA上的一种可扩展、高带宽和可靠的串行互连构建块，用于构建PCIE应用。IP核包含完整的事务层、数据链路层与物理层，支持最高5gb/s (Gen2)速度下的1通道、2通道、4通道和8通道端点和根端口配置，接口使用AMBA的axi4 stream接口。

       自建工程：熟悉官方示例与IP核后，通过添加源码，自建IP核建立Riffa框架在FPGA的工程。在riffa源码下xilinx目录建立嵌入式工程目录，拷贝相关代码文件到目录下，并创建工程。选择适当的FPGA芯片型号，添加约束文件，最终生成比特流文件和配置文件，下载到FPGA板卡。

       结果验证：使用PCIE测速助手软件检测PCIE板卡状态，若正常工作，显示读写速度测速功能；若未插入PCIE板卡，则显示未插入状态。点击测速按钮，quest db源码分析进行PCIE测速操作，速度显示结果将通过软件仪表盘显示。

       官方测速程序与QT上位机编写：使用官方测速程序进行设备测试，通过命令行操作获取最大带宽。QT上位机编写测速软件，需要对QT与C/C++语言有基础了解，程序设计逻辑包括设备检测、测速按键控制、速度计算与显示。程序代码主要逻辑在widget.cpp文件中实现，通过时间差计算读写速度，并将结果展示在仪表盘上。

       章节总结：本章节涵盖了从FPGA板卡到上位机的完整PCIE测试流程，通过软硬件结合，实现基本的PCIE测速功能。

基于XDMA 中断模式的 PCIE3.0 QT上位机与FPGA数据交互架构 提供工程源码和QT上位机源码

       基于XDMA中断模式的PCIE3.0数据交互架构中，QT上位机与FPGA之间的高效协作提供了工程源码和QT上位机源码，旨在实现高速、稳定的图像传输和处理。

       设计的核心是利用XDMA的中断功能，将QT上位机捕获的屏幕图像通过PCIE3.0总线传输至FPGA，FPGA的XDMA负责接收和缓存数据，然后通过AXI-GPIO生成中断，通知FDMA进行数据处理。处理后的数据再写回DDR4并发送回上位机，整个过程通过Xilinx官方提供的XDMA IP核实现，简化了PCIE协议的复杂性。

       该架构支持Xilinx系列FPGA，包括驱动安装和上位机源代码，旨在简化开发过程，让使用者能快速上手PCIE接口。适用于学生和工程师在医疗、军工等领域的高速接口项目。工程源码和技术支持可通过文章末尾获取，包括详细的Vivado工程和QT上位机的VS开发环境设置。

       如果你想在X8架构基础上进行扩展或了解轮询和中断模式的PCIE方案，可以访问作者主页的相关专栏。整体设计思路从图像生成、传输、处理，到VGA输出和上位机操作，都已详尽描述并提供了实际运行的代码和工程实例。

FPGA XDMA 中断模式实现 PCIE3.0 测速试验 提供工程源码和QT上位机源码

       前言

       PCIE（PCI Express）作为现今行业首选的高速接口标准，相较于PCI及早期总线结构，提供了专用连接，大幅提高了数据传输效率。本设计采用Xilinx的XDMA方案，构建基于Xilinx系列FPGA的PCIE3.0通信平台，通过XDMA的中断模式与QT上位机通讯。上位机通过软件中断实现与FPGA的数据交互，关键在于设计了一个xdma_inter.v中断模块，该模块与驱动配合处理中断，通过AXI-LITE接口，上位机读写xdma_inter.v寄存器实现数据传输。此外，通过AXI-BRAM演示了用户空间的读写访问测试。此方案仅适用于Xilinx系列FPGA，提供完整的工程源码和QT上位机源码，简化了驱动查找与软件开发步骤，使得PCIE应用更加便捷。vs源码编译教程本文详细描述了设计过程，提供完整的工程源码和技术支持。

       我已有的PCIE方案

       我的主页包含基于XDMA的PCIE通信专栏，涵盖轮询模式及RIFFA实现的数据交互与测速，以及应用级别图像采集传输方案，详情请参阅专栏地址。

       PCIE理论

       PCIE相关理论知识，如协议细节与工作原理，可自行查阅百度、CSDN或知乎等平台。使用XDMA后，对PCIE协议的理解需求降低。

       总体设计思路和方案

       总体设计思路围绕XDMA实现PCIE通信。XDMA作为高性能、可配置的SG模式DMA，适用于PCIE2.0和3.0，支持AXI4或AXI4-Stream接口，通常与DDR协同工作。设计中重点是编写xdma_inter.v中断模块，配合驱动处理中断，实现AXI-LITE接口，上位机通过访问用户空间地址读写寄存器。同时，利用AXI-BRAM进行用户空间读写测试。

       QT上位机及其源码

       本方案使用VS + Qt 5..构建QT上位机，通过中断模式调用XDMA官方API，实现与FPGA的数据交互。提供的例程专注于读写测速功能，附带完整的QT上位机软件及源码。

       vivado工程详解

       开发板采用Xilinx-xcku-ffva-2-i型号，使用Vivado.2构建工程。配置PCIE3.0 X8接口，实现QT上位机的测速试验功能。综合后的代码架构展示了XDMA中断数量的设置，同时进行了FPGA资源消耗和功耗预估。

       上板调试验证

       开启上位机测速程序，通过QT软件进行PCIE速度测试。结果显示读写、单读、单写测试的性能表现。

       福利：工程代码获取

       由于代码体积过大，不便通过邮件发送，提供某度网盘链接方式获取完整工程代码。资料获取方式通过私信联系。

FPGA基于XDMA实现PCIE X4通信方案 提供工程源码和QT上位机程序和技术支持

       本文详细阐述了基于XDMA方案实现的PCIE X4通信平台设计。该方案仅适用于Xilinx系列FPGA，提供了完整的工程源码和QT上位机程序，旨在简化PCIE通信平台的搭建过程，减轻用户在寻找驱动和开发上位机软件时的困扰。设计中包括了FPGA端程序、PCIe卡驱动和PCIe上位机测试程序，实现了基础的PCIE通信功能，并与QT上位机进行测速试验。此设计适用于学生项目、研究生开发以及在职工程师的项目需求，尤其在医疗、军工等领域高速接口的应用。提供全面的技术支持，确保工程代码的综合编译与上板调试顺利进行。此外，健康码网站源码还包含了详细的总体设计思路、vivado工程详解、驱动安装过程、QT上位机软件、以及上板调试验证的步骤。对于有兴趣深入研究的用户，提供了相关的编译好的驱动程序和QT源代码。

       设计中的PCIe通信模块通过外部PCIe时钟M和DDR时钟输入模块提供参考时钟。在PCIe测速过程中，上位机与PCIe通信模块之间进行数据的连续发送和接收，DDR控制器负责数据的存储和检索。QT测速上位机的源代码和可执行程序为用户提供了直观的测试工具。在驱动安装方面，提供针对Win系统的驱动程序，用户需通过特定的步骤进行安装。上位机软件通过QT5.6.2开发版本实现，用户可直接运行测试软件进行PCIe速度测试。

       工程代码的获取方式请参考文章末尾提供的链接，注意此链接为匿名访问，确保安全。本设计旨在提供一个简单易用的PCIE通信平台，帮助用户更轻松地进行高速接口的开发与测试，满足不同领域的技术需求。如有任何问题或需要进一步的支持，请留意文章末尾的技术支持信息。

FPGA使用MIG调用SODIMM内存条接口教程，提供vivado工程源码和技术支持

       在FPGA应用中，数据缓存扮演着至关重要的角色，尤其在图像处理、AD采集及PCIe等领域。通常，FPGA会配备SDRAM、DDR3或DDR4等内存颗粒作为缓存资源，但有时受限于I/O端口或FPGA型号，可能需要额外设计SODIMM适配器以满足更高数据缓存需求。本文将介绍使用Xilinx V7 FPGA开发板NetFPGA-SUME平台实现SODIMM内存条接口的详细教程，并提供完整的vivado工程源码和技术支持，适用于学生、研究项目及在职工程师的学习与实践。

       实验板载有2个SODIMM接口，可插入内存条作为缓存，支持在FPGA开发板上进行视频缓存、处理和显示的测试。本例程使用HDMI输入视频或内部生成的彩条视频作为数据源，将视频缓存到SODIMM内存条中，进行三帧缓存后再输出至HDMI端口显示。成功或失败可通过输出图像质量直观判断，进而验证FPGA与SODIMM内存条的读写功能。

       本文提供了完整的工程源码和使用指南，旨在帮助读者快速掌握FPGA使用SODIMM内存条接口的实现方法，并支持项目移植。内容涵盖从设计思路、硬件接口、内存配置到VGA时序生成的详细步骤，适用于医疗、军工等高速接口或图像处理领域的专业应用。

       请阅读至文章末尾以获取完整工程源码和技术支持的获取方式。请注意，本工程源码的使用仅限于个人学习和研究，禁止用于商业目的仿gx works 源码。若在使用过程中遇到问题或有建议，欢迎通过私信进行交流。

       为了确保本教程的实用性与合法性，部分源码和资源可能通过网络渠道获取，包括CSDN、Xilinx官网、Altera官网等。若在使用过程中发现任何侵权行为，请私信博主予以纠正。本教程及其相关资源仅供个人学习使用，博主不承担任何因个人使用导致的法律责任。

       在设计过程中，首先介绍了SODIMM内存条的基本信息及特点，与现代主板相比，它在紧凑性和灵活性上具有一定优势。接下来，设计思路包括了视频输入、缓存、SODIMM内存条配置、VGA时序生成及视频输出等关键步骤。

       视频输入部分，利用FMC接口接入HDMI输入或动态彩条视频源，其中HDMI输入通过silcom芯片解码，动态彩条视频则作为模拟输入源。视频缓存采用FDMA控制器实现，适用于各种类型数据的读写操作。MIG配置调用SODIMM内存条的关键在于正确配置内存参数以适应特定的内存条类型。

       VGA时序驱动的实现确保了视频流的正确输出，通过Verilog源码提供支持，可灵活调整分辨率。最后，视频输出通过HDMI接口实现，利用silcom芯片进行编码，完成从FPGA到显示设备的视频传输。

       本教程详细解析了从硬件配置到软件实现的全过程，包括Vivado工程的设置、综合编译结果分析及上板调试验证。通过实际案例，展示了如何在FPGA开发板上利用SODIMM内存条进行数据缓存和处理。

       为了确保读者能够轻松获取到工程源码，提供了链接方式获取完整资源，确保学习者能够直接实践和应用教程内容。请注意遵守资源获取的规则，仅用于个人学习与研究目的。

FPGA GTH aurora 8b/b编解码 PCIE 视频传输，提供2套工程源码加QT上位机源码和技术支持

       FPGA GTH aurora 8b/b编解码 PCIE 视频传输，提供2套工程源码加QT上位机源码和技术支持

       前言：本文详细介绍了使用Xilinx Virtex7 FPGA的GTH资源进行视频传输的设计方案。提供2套vivado工程源码，适用于不同需求的视频传输场景，包括使用笔记本电脑模拟的HDMI视频输入或内部生成的动态彩条视频输入。工程包括视频数据的编解码、对齐处理、图像缓存、以及与QT上位机的通信。

       方案描述：设计使用GTH IP核，通过verilog编写视频数据的编解码模块和数据对齐模块，实现通过开发板上的SFP光口进行数据的高速收发。FPGA接收到的数据通过FDMA写入DDR3缓存，再通过XDMA经PCIE2.0总线发送至电脑主机。QT上位机接收并显示图像。

       工程特点：提供2套工程源码，区别在于使用单个SFP光口或两个SFP光口进行数据传输。支持两种视频源输入方式，适用于不同场景需求。工程经过综合编译，适用于在校学生、研究生项目开发及在职工程师学习。提供完整的工程源码和技术支持。

       技术亮点：详细解析了GTH 8b/b编解码机制、PCIE接口设计、图像缓存及QT上位机通信等关键环节。提供资料获取方式，包括完整工程源码和技术支持。

       免责条款：工程源码和资料部分来源于网络资源，包括但不限于CSDN、Xilinx官网等，如有任何侵犯版权行为，请私信博主批评指正。工程仅限个人学习研究使用，禁止用于商业目的。使用时请谨慎考虑法律问题。

       已有解决方案：主页设有FPGA GT高速接口专栏，涵盖不同FPGA系列的视频传输实例，包括基于GTP、GTX、GTH、GTY等资源的PCIE传输案例。

       GTH解读：提供《ug_7Series_Transceivers》文档解读，介绍GTH资源的基本结构、内部逻辑、参考时钟配置、发送和接收处理流程等关键信息。

       IP核调用与使用：介绍了GTH IP核的实例化接口、配置参数选择，以及如何简化IP核调用与修改流程。提供共享逻辑示例，便于用户快速集成到自定义工程中。

       设计思路与框架：描述了视频传输工程的设计思路，包括视频源选择、silicon解码配置、动态彩条生成、视频数据组包、解包与对齐处理等关键步骤。提供使用不同SFP光口数量的框图示例。

       视频传输流程：详细说明了从视频源输入到最终显示图像的完整流程，包括数据编码、传输、缓存、解码与显示等步骤。提供工程源码结构、关键技术点实现代码以及性能预估。

       移植说明：针对不同FPGA型号与vivado版本的兼容性问题，提供了详细的移植指南与注意事项，包括IP升级、FPGA型号更改等步骤。

       上板调试：展示了光纤连接的正确接法，并提供静态与动态演示视频，以验证光纤连接下的视频传输效果。

       工程代码获取：提供工程代码获取方式，通过私信或某度网盘链接发送完整工程源码及技术支持文档。

FPGA纯verilog实现RIFFA的PCIE测速实验，提供工程源码和QT上位机

       本文详细介绍了如何使用FPGA纯verilog实现RIFFA的PCIE测速实验，并提供了完整的工程源码和QT上位机技术。本文旨在帮助在校学生、研究生、在职工程师等开发者深入理解PCIE通信，并将其应用于医疗、军工等行业的数字成像和图像传输领域。

       在设计中，我们使用了Xilinx的PCIE IP作为桥接工具，实现了PCIE和电脑主机之间的简单通信。在电脑端运行测试的QT上位机显示了收发速率，工程代码经过编译后在FPGA板上调试验证，确保了实验的可行性。

       对于希望深入理解PCIE通信的开发者，本文提供了详细的RIFFA理论基础，以及针对不同需求的vivado工程详解。我们修改了之前的工程，取消了自定义IP封装，调整了位宽、通道和链路速度，以适应PCIEX2的板子，并将开发环境调整回Vivado.1，以确保兼容性。

       在上板调试验证阶段，我们通过设备管理器检查PCIE设备状态，并使用PCEI测速助手进行测速。QT上位机提供了直观的测速界面，通过发送和接收数据计算读写速度，并显示在仪表盘上。

       对于有需要的开发者，本文提供了一个完整的工程代码包，可以通过链接下载。此代码包已压缩，方便下载和使用。

FPGA基于RIFFA实现PCIE采集ov图像传输，提供工程源码和QT上位机

       FPGA利用RIFFA技术实现PCIE高速采集ov图像并传输至QT上位机，提供完整的工程源码和实战支持。

       1、方案概述

       PCIE接口是高速数据传输的重要途径，复杂但易用的Xilinx XDMA IP使得FPGA用户可以轻松进行通信。本文则深入探讨了RIFFA设计，通过Xilinx的PCIE IP作为桥梁，连接OV摄像头和DDR3内存，实时采集图像并传输至QT上位机。此方案适合在校生和在职工程师进行图像采集项目，尤其适用于医疗和军工等领域的数字成像应用。

       2、核心设计

       设计思路采用ov摄像头作为输入，配置为x分辨率。图像采集模块采用简单架构，而图像缓存采用基于AXI4-FULL的方案，考虑到PCIE传输的延迟，实现2帧缓存。RIFFA-PCIEX2架构经过修改，以适应图像传输需求，包括新增的FIFO接口和PCIE发送数据模块，通过状态机确保数据完整传输。

       3、实战应用

       使用Vivado .1环境，针对xc7atfgg-2开发板，实现ov图像采集，输出至PCIEX2接口，并通过QT上位机显示传输速率。代码详尽，工程实例可供直接移植和验证。

       4、获取资源

       工程源码作为福利提供，由于文件较大，以百度网盘链接方式分享，详情请查看网盘资料。

Linux下PCI设备驱动开发详解（六）

       本章及其后续章节将深入探讨通过PCI Express总线实现CPU与FPGA之间数据通信的简单框架，并介绍Linux PCI内核态设备驱动（KMD）的实战开发。

       该框架以开源界知名的RIFFA（可重用集成框架，用于FPGA加速器）为基础，这是一个针对FPGA加速器的可重用集成框架，同时也是一款第三方开源的PCIe框架。

       该框架需要使用支持PCIe的工作站以及带有PCIe连接器的FPGA板卡。RIFFA支持Windows、Linux操作系统，以及altera和xilinx的FPGA，可以通过c/c++、python、matlab、java等编程语言实现数据的发送和接收。驱动程序可在Linux或Windows系统上运行，每个系统最多支持5个FPGA设备。

       在用户端，存在独立的发送和接收端口，用户只需编写少量代码即可实现与FPGA IP内核的通信。

       RIFFA使用直接存储器访问（DMA）传输和中断信号传输数据，从而在PCIe链路上实现高带宽，运行速率可达到PCIe链路的饱和点。

       开源地址：github.com/KastnerRG/ri...

       一、Linux下PCI驱动结构

       在《Linux下PCI设备驱动开发详解（四）》中，我们了解到，通常用模块方式编写PCI设备驱动，至少需要实现以下几个部分：初始化设备模块、设备打开模块、数据读写模块、中断处理模块、设备释放模块、设备卸载模块。通常的编写方式如下：

       好的，带着这个框架，我们将进入RIFFA框架的driver源代码分析。

       二、初始化设备模块

       我们直接给出源代码：

       OK，我们已经看到了几个关键词，驱动程序、字符设备、class、文件节点。在《Linux下PCI设备驱动开发详解（三）》中，我们知道总线、设备、驱动模型：

       硬件拓扑描述Linux设备模型中四个重要概念：

       三、probe探测硬件设备

       这个fpga_probe函数非常重要和关键：

       四、写操作

       基本的读写操作通过ioctl来调用对应的driver驱动的实现。我们补充一下，ioctl是设备驱动程序中设备控制接口函数，一个字符设备驱动通常会实现设备打开、关闭、读、写等功能，在一些需要细分的情境下，如果需要扩展新的功能，通常以增设ioctl()命令的方式实现。

       直接给出代码：

       在处理ioctl_send的时候，我们发现实现用户数据拷贝到内核态之后，调用了chnl_send_wrapcheck，将api层打包过来的参数一一传递过去。

       直接给出chnl_send_wrapcheck()：

       这段代码主要做了一些避免错误的判断，值得一提的就是通过自旋锁避免了多线程错误的判断，其实我们可以知道riffa架构支持多线程，之后调用了chnl_send。

       将数据写入指定的FPGA通道。除非配置了非零超时，否则将阻塞，直到所有数据都发送到FPGA。如果超时不为零，则该函数将阻塞，直到发送所有数据或超时毫秒过去。来自bufp指针的用户数据将被发送，最多len字（每个字==位）。通道将被告知预期数据量和偏移量。如果last==1，则FPGA通道将在发送后将此事务识别为完成。如果last==0，则FPGA通道将需要额外的事务。

       成功后，返回发送的字数。出错时，返回负值。

       核心思想就是，初始化sg_maps，通过bar空间告知FPGA通道号、长度、大小等信息、使用通用buffer发送数据、更新sg_mapping，最后进入到while(1)的循环函数中。

       while(1)大循环，只有当处理完Tx数据完成中断或出错时函数才会返回。在每一轮执行中，首先执行内嵌的小while，在小while中首先读取对应通道上的send消息队列，若返回值为0说明成功出队，小while运行一遍后就会执行下面的代码；若返回值为1说明队列可能是空的，也就是还没有中断到来，此时调用prepare_to_wait函数将本进程添加到等待队列里，然后执行schedule_timeout休眠该进程（有阻塞时间限制），此时在用户看来表现为ioctl函数阻塞等待，但中断还能在后台运行（中断也是一个进程）。

       若此时驱动接收到一个该通道的Tx中断，那么在中断回调函数里将中断信息推入消息队列后就会唤醒chnl_send所在的进程。进程唤醒后调用finish_wait函数将本进程pop出等待队列并用signal_pending查看是否因信号而被唤醒，如果是需要返回给用户并让其再次重试。如果不是被信号唤醒，则再去读一下消息队列，此时会将消息类型存入msg_type，消息存入msg中，然后退出小while。

       接下来进入一个switch语句，这个switch是根据msg_type消息类型选择处理动作的，即中断处理的下半部。

       若执行Tx SG读完成中断，则消息类型发送EVENT_SG_BUF_READ，数据填0，其实是没用的数据。在这里如果剩余长度大于0或者剩余溢出值大于0时就会重新执行上一段讲述的过程，即从上一次分配的结尾处再分配SG缓冲区，并发送SG链表给FPGA等等，不过一般不会发送这种情况，除非分配页时的get_user_pages函数锁定物理页出现了问题，少分了页才会出现这样的现象。

       然后FPGA就会按SG链表一个一个SG缓存块的进行流式DMA传输，传输完毕后FPGA发送一个Tx数据读完成中断，即EVENT_TXN_DONE消息类型。这里比较好处理，调用dma_unmap_sg取消内存空间的SGDMA映射，然后释放掉页。

       五、读操作

       读操作和写操作类似，不再详细描述。

       函数chnl_recv用于将FPGA发送的数据读到缓冲区内。

       首先调用宏DEFINE_WAIT初始化等待队列项；然后把传入的参数timeout换算成毫秒，这个时间是最长阻塞时间。

       剩下的就是中断处理过程，等待读完成。

       六、销毁/卸载设备

       释放设备模块主要是负责释放对设备的控制权，释放占用的内存和中断等，所做的事情正好和打开设备模块相反。

       本文详细介绍了RIFFA框架的驱动模块，涉及的内容非常多，包括内核页面、中断处理等。

       一个驱动的框架主要包括：初始化设备模块、设备打开模块、数据读写模块、中断处理模块、设备释放模块、设备卸载模块。

       七、未完待续

       《Linux下PCI设备驱动开发详解（七）》将详细分析RIFFA的环形通信队列，最大的好处就是不需要对后续的队列内容进行搬移，可以后续由入队（写入）覆盖。

       八、参考资料

       blog.csdn.net/mcupro/...

       zhuanlan.zhihu.com/p/...