1.优秀的信源 Verilog/FPGA开源项目介绍（十）- H.264和H.265
2.Android OTG USB串口通信
3.设计一个用8250实现串口通信
优秀的 Verilog/FPGA开源项目介绍（十）- H.264和H.265
H.是ITU-TVCEG在H.之后推出的新视频编码标准，它在保留H.某些技术的信源基础上，对相关技术进行了改进。信源H.采用了先进技术，信源以优化码流、信源编码质量、信源溯源码淡绿色什么意思延时和算法复杂度之间的信源关系，旨在提高压缩效率、信源鲁棒性和错误恢复能力，信源减少实时延时和信道获取时间，信源降低复杂度。信源
H.，信源即MPEG-4第十部分，信源是信源由ITU-T视频编码专家组（VCEG）和ISO/IEC动态图像专家组（MPEG）联合组成的联合视频组（JVT）提出的高度压缩数字视频编解码器标准。H.的信源最大优势是其高数据压缩比率，在同等图像质量的条件下，其压缩比是MPEG-2的2倍以上，是MPEG-4的1.5～2倍。
H.旨在在有限带宽下传输更高质量的网络视频，仅需原先的一半带宽即可播放相同质量的视频。这意味着，我们的智能手机、平板机等移动设备将能够直接在线播放p的全高清视频。H.标准也同时支持4K（×）和8K（×）超高清视频。
H.与H.的不同之处在于，H.在H.的基础上进行了改进，包括帧内预测、帧间预测、转换、量化、去区块滤波器和熵编码等模块。H.的编码架构大致上与H.相似，但整体被分为三个基本单位：编码单位（CU）、预测单位（PU）和转换单位（TU）。
复旦大学H./H.开源IP，包括H. Video Encoder IP Core，是由复旦大学专用集成电路与系统国家重点实验室（State Key Lab of ASIC & System，Fudan University）视频图像处理实验室（VIP Lab）范益波教授研究团队开发完成，并开放源代码。
开源地址：openasic.org
关于上板验证，网站上有相关的验证板卡代码，如下：
github上的q迷网源码开源H.，开源地址：github.com/tishi/h...
用verilog和system verilog编写，在FPGA板上用Xilinx ZYNQ验证，运行最高MHZ。
内容：文件夹“src”包含所有解码源文件。文件夹“tb”包含测试台文件，ext_ram_.v使用axi3接口模拟ddr。文件夹“pli_fputc”是verilog pli，用于在运行模拟时将输出bin写入文件。
使用方法：模拟：将所有测试平台和源代码文件添加到您的模拟项目源中，例如modelsim。将测试文件in.放到您的模拟项目文件夹中。然后运行，例如，对于modelsim，运行“vsim -pli pli_fputc.dll bitstream_tb”。输出是out.yuv和一些日志文件。
在FPGA板上运行：将“src”文件夹中的源文件添加到您的FPGA项目中。顶部文件是decode_stream.sv。两个接口，stream_mem_xxx用于将H比特流馈送到解码器。
github上的开源H.，开源地址：github.com/aiminickwong...
无介绍
说明：第一个项目由复旦大学专用集成电路与系统国家重点实验室（State Key Lab of ASIC & System，Fudan University）视频图像处理实验室（VIP Lab）推出，不论项目完成度还是文档说明，都非常详细，同时上面给的是该项目的论坛，论坛上有相关工作人员维护，活跃度很高，适合去学习使用。
后面两个项目，碎碎并没验证过，但是感觉不怎么靠谱，README完整度不高，有兴趣的可以去看看。
最后，还是感谢各个大佬开源的项目，让我们受益匪浅。后面有什么感兴趣方面的项目，大家可以在后台留言或者加微信留言，今天就到这，我是叫号机 flash 源码爆肝的碎碎思，期待下期文章与你相见。
优秀的 Verilog/FPGA开源项目介绍（九）- DP（增改版）
优秀的 Verilog/FPGA开源项目介绍（八）- HDMI
优秀的 Verilog/FPGA开源项目介绍（七）- CAN通信
介绍一些新手入门FPGA的优秀网站（新增2）
优秀的 Verilog/FPGA开源项目介绍（六）- MIPI
优秀的 Verilog/FPGA开源项目介绍（五）- USB通信
优秀的 Verilog/FPGA开源项目介绍（四）- Ethernet
优秀的 Verilog/FPGA开源项目介绍（三）- 大厂的项目
优秀的 Verilog/FPGA开源项目介绍（二）-RISC-V
优秀的 Verilog/FPGA开源项目介绍（一）-PCIe通信
Android OTG USB串口通信
实现Android手机与单片机（使用STMF）通过OTG接口进行USB串口通信，需准备三星S9手机、OTG转换器、Nucleo-stmF开发板、USB数据线、CPUSB to TTL适配器。平台采用Android studio与STMCubeMX。
在STM端，利用System Workbench for STM和STMCubeMX进行开发，其中关键步骤包括：将CP的5V电源连接至STM的5V电源（无需额外供电），地线连接至地线，TX连接至STM的USART1_RX引脚（PA），RX连接至USART1_TX引脚（PA9）。
STM端主要使用STM的HAL库编写代码，具体实现细节非全代码提供。
在Android端，可参考以下资源实现OTG功能调试与USB串口通信：Android手机OTG功能调试USB串口的demo源码程序，在Android studio中运行调试。此过程涉及设置手机OTG模式、配置USB设备参数、读写数据流等。
通过以上步骤，成功实现了Android手机与STM单片机之间的USB串口通信，确保了数据的双向传输，为后续数据处理提供了基础。
设计一个用实现串口通信
数据接收存储技术革新是信号采集处理领域内的一个重要课题。利用这种技术，可以把信号的实时采集和精确处理在时间上分为两个阶段，有利于获得令人更满意的处理结果。在无线数传接收设备中应用数据接收存储方法时，除了要满足数据传输速率和差错控制方面的要求外，还需要考虑如何使设备易于携带、接口简单、使用方便。
传统外设接口技术不但数据传输速率较低，独占中断、I/O地址、DMA通道等计算机系统关键资源，容易造成资源冲突问题，而且使用时繁杂的小猪pig源码加密安装配置手续也给终端用户带来了诸多不便。近年来，USB接口技术迅速发展，新型计算机纷纷对其提供支持。USB2.0是USB技术发展的最新成果，利用USB2.0接口技术开发计算机外设，不但可以借用其差错控制机制[1][6]减轻开发人员的负担、获得高速数据传输能力（Mb/s），而且可以实现便捷的机箱外即插即用特性，方便终端用户的使用。
1 无线数传接设备总体构成
无线数传接收设备是某靶场测量系统的一个重要组成部分。如图1所示，该设备由遥测接收机利用天线接收经过调制的无线电波信号，解调后形成传输速率为4Mb/s的RS-电平差分串行数据流。以帧同步字打头的有效数据帧周期性地出现在这些串行数据中。数据转存系统从中提取出有效的数据帧，并在帧同步字后插入利用GPS接收机生成的本地时间信息，用于记录该帧数据被接收到的时间，然后送给主机硬件保存。
在无线数传接收设备中，数据转存系统是实现数据接收存储的关键子系统。下面将详细介绍该系统的硬件实现及工作过程。
2 数据转存系统基本构成及硬件实现
数据转存系统主要由FPGA模块、DSP模块、USB2.0接口芯片构成，各个模块之间的相互关系如图2所示示。图中，4Mb/s的串行数据输入信号SDI已由RS-差分电平转换为CMOS电平。为突出重点，不太重要的信号连线未在图中绘出。下面分别介绍这几个模块的主要功能。
2.1 FPGA模块实现及春功能
FPGA模块在Altera公司ACEX系列的EP1KTI-2芯片中实现。其中主要的功能子模块有：位同步逻辑、帧同步逻辑、授时时钟和译码逻辑。位同步逻辑主要由数字锁相环构成，用于从串行数据输入信号SDI中恢复出位时钟信号。帧同步逻辑从位同步逻辑的输出信号提取帧同步脉冲。两者为DSP利用其同步串行口接收串行数据作好准备。这样，利用一对差分信号线就可以接收同步串行数据，简化了印制电路板的话费充值平台源码外部接口。授时时钟在DSP和GSP接收机的协助下生成精度为0.1ms的授时信息。译码逻辑用于实现系统互联。
2.2 DSP模块实现及其功能
DSP模块是数据转存系统的主控模块，在T1公司位定点DSP芯片TMSF[4]中实现。在DSP的外部数据空间还配置了KX的高速SRAM，可以缓存余帧数据，用于提高系统的差错控制能力。DSP利用同步串行口接收FPGA送来的同步串行数据，利用异步串口接收GPS接收机送来时间信息（用于初始化FPGA授时时钟），利用外部总线接口访问FPGA授时时钟、外部SRAM、ISP的片内寄存器。可以看出DSP模块主要用于完成数据帧的接收、重组以及转存调度等任务。
ISP芯片是PHILIPS公司推出的高速USB2.0设备控制器，实现了USB2.0/1.1物理层、协议层，完全符合USB2.0规范，即支持高速(Mb/s)操作，又支持全速（Mb/s）操作。ISP没有内嵌微处理器，但对微处理器操作了灵活的接口。在上电时，通过配置BUS——CONF、DAO、MODE1、MODE0、DA1引脚电平可以适应绝大多数的微处理器接口类型。例如，通过BUS_CONF/DA0引脚，总线配置可以选择普通处理器模块（Generic Phocessor mode）中分割总线模式（Split Bus Mode）；在普通处理器模式下，通过MODE0/DA1引脚可以选择读写选通为风格或者Motorola风格。
在数据转存系统中，ISP用于处理主机的高速数据传输。它工作在普通处理器接口模式下，采用风格的读写选通信号，由DSP芯片TMSF控制。两者在选定工作方式下的信号连线如图3所示，图中未画出的信号引脚可以悬空，供电引脚的连接方式在参考资料[2]第页有简明描述。在FPGA译码逻辑的作用下，ISP的片内寄存器被映射在DSP的片外数据空间中。DSP通过8位地址线选择要访问的寄存器，在读写选通信号的控制下，利用位数据线与选定的寄存器交换数据。在访问ISP单字节寄存器时，数据总线高字节内容无关紧要。ISP通过中断引脚INT向DSP报告发生的总线事件，利用D+、D-引脚完成与主机的数据交换。
3 数据转存系统的工作过程
系统加电后，当FPGA配置过程结束时，如果有串行数据输入，位同步逻辑和帧同步逻辑便启动同步过程。同时，DSP片内FLASH中复位中断服务程序c_int0()[4]被立即执行，在建立好C语言的工作环境下，它会调用主函数main()。在main()中，需要安排好一系列有先后顺序的初始化工作。其中，ISP的初始化过程比较复杂，需要考虑设备采用的供电方式（这里为自供电[6]方式）、插接主机和系统上电的先后次序，并需要与USB总线枚举[1][6]过程相结合。
在FPGA中的位同步逻辑和帧同步逻辑均进入同步状态，且DSP主控模块配合主机完成初始化任务后，即可启动数据的传输过程。下面介绍一下ISP的初始化过程及DSP控制的数据帧的接收机转存流程。
3.1 ISP的初始化
在初始化过程中，首先需要设置影响ISP自身工作方式的一些寄存器，然后与主机端USB系统配合进行，应答来自主机端的设备请求。当数据转存系统板作为USB 2.0设备通过连接器连到主机USB根集线器上的一个端口时，主机便可检测到这一连接，接着给该端口加电，检测设备并激活该端口，向USB设备发送复位信号。设备收到这一复位信号后，即进入缺省状态，此后就能够通过缺省通信通道响应主机端送来的设备请求。主机通过描述符请求（GET_DESCRIPTOR）获得设备端的详细信息，通过设置地址请求（SET_ADDRESS）设置设备地址，通过设置配置请求（SET_CONFIGURATION）选定合适的设备配置。在设备成功响应了这些设备请求之后，就可以与主机通信了。
在响应主机请求的过程中，DSP需要配置ISP的端点以实现不同类型的传输通道。根据数据传输速率的要求，除了缺省的控制通道外，系统中实现了一个批传输(bulk)[1]类型的输入通道。这样，ISP就可以像FIFO一样方便地从数据转存系统向主机传输数据，而且具有差错控制能力，简化了设备端软件设计的复杂性。
3.2 数据帧的接收转存过程
系统正常工作时，需要与主机端程序相互配合。主要端需要开发者实现的程序包括设备驱动程序和应用程序。在Windows 操作系统下，USB设备驱动程序为WDM模型的驱动程序，开发环境DriverStudio为WDM型驱动程序提供了框架结构，使得驱动开发变得非常容易（参见参考文献[5]第八、九、十章）。驱动程序接收应用程序的请求，利用USB总线驱动程序（US-BD）和主机控制器驱动程序（HCD）通过主机控制器安排USB总线事务，设备端则根据这些事务调度相应的数据帧的传输。关于主机端口如何安排总线事务可以查阅参考文献[1]。以下着重介绍设备端数据的调度过程。
数据帧的接收转存过程主要由DSP负责，DSP在外部SRAM中建立了一个数据帧的队列，如图4所示。系统主要工作在中断驱动模式下，与同步串行口相关的中断服务程序负责建立队列的尾部，对应于ISP中断引脚INT的中断服务程序负责建立队列的头部。
当以帧同步字打头的一帧数据以串行位流的形式到来时，FPGA产生的帧同步脉冲可以直接启动DSP同步串行口接收数据，该同步脉冲同时以中断方式通知DSP为一帧数据的接收做好准备。DSP接到通知后，首先检查外部SRAM中是否有足够的空间容纳一帧数据。如果没有空间，则丢弃当前数据帧（根据设计，这种情况是很少见的）；如果有空间，则为当前数据帧保留足够的空间。接着在帧起始位置填写帧步字，读取授时时钟的当前值并填写在帧同步字后。这样，一个新的数据帧（图4中数据帧F_N）就建立了，但是并没有加入到队列中，而是要等待来自同步串行口的后继数据嵌入该帧中后再加入到队列中。
同步串行口的接收缓冲区在接收到若干字（由初始化时的设置决定）后，会向DSP提出中断请求。在中断服务程序中，DSP读取接收缓冲区中的内容，并将其填入上述新开辟的帧F_N中。在一帧数据接收完毕后，就将该帧添加到队列的尾部，表示该帧数据已经准备好（图4中数据帧F_R），可以通过ISP送给主机硬件保存。
DSP在查询到队列中有已经准备好的数据帧存在时，就设置ISP的端点索引寄存器（Endpoint Index Register）使其指向初始化时配置的批传输输入端点，然后将队列首帧数据通过ISP的数据端口寄存器（Data Port Register）填写在端点缓冲区中。在端点缓冲区被填满后，它就自动生效。在不能填满端点缓冲区的情况下，可以通过设置控制功能寄存器（Control Function Register）的VENDP位[2]强制该端点缓冲区生效。端点缓冲区生效后，在USB总线上下一IN令牌到来时，该端点缓冲区中的数据就通过USB总线传输到主机中。主机成功接收到数据后，会给ISP以ACK应答。能够通过INT引脚报告给DSP，DSP就可以继续往端点中填写该帧其余数据。
在队列首帧数据被成功转移到主机后，DSP就丢弃首帧数据。如果队列在还有数据帧，则将次首帧作为首帧，继续前述传输过程；如果没有要传输的数据帧，则为队列首帧指针Head_Ptr赋空值（NULL），等待新的数据帧的到来。
USB2.0是计算机外设接口技术发展的最新成功，具有广阔的应用前景。本文介绍了PHILIPS公司USB2.0接口芯片ISP在无线数据接收设备中的应用。高性能、便携化的无线数据传接收设备。其在靶场实弹试验中受到了用户的好评。
PC机的RS-C串行口是使用最多的接口之一。因此，4串口、8串口等以增加串口数量为目的的ISA总线卡产品大量问世。一般串口应用只是使用了RXD和TXD两条传输线和地线所构成的串口的最基本的应用条件，而本文介绍一个利用PC机的RS-串口加上若干电路来实现多串口需求的接口电路。
1．PC机串口的RTS和DTR及扩展电路
RTS和DTR是PC机中芯片的MODEM控制寄存器的两个输出引角D1和D0位，口地址为COM1的是3FCH，口地址为COM2的是2FCH。我们可以利用对MODEM控制寄存器3FCH或2FCH的写操作对其进行控制。从而利用该操作和扩展电路实现对TXD和RXD进行多线扩展，图1是其扩展电路。
在图1所示的PC机串口扩展电路中，LS是二进制计数器，1脚是清0端，2脚是计数端，计数脉冲为负脉冲信号，是八选一双向数字/模拟电子开关电路，其中一片用于正向输出，一片用于反向输出。该扩展电路工作原理是通过控制PC机串口的DTR输出的高低电平来形成LS的P2脚计数端的负脉冲信号，使的输出端P（QA）、P（QB）、P（QC）、P（QD）脚依次在到十六个状态中变化，本电路仅使用了QA、QB、QC三个输出来形成对的ABC控制，最终使得（1）的输入端TXD依次通过与TX1～TX8导通而得到输出信号，（2）的输出端RXD与RX1～RX8依次导通形成输入信号。由于RXD和TXD的导通是一一对应的，因此串口通信就可以依次通过与多达8个带有三线基本串口的外部设备进行通信传输以实现数据传送。PC机端的电平转换电路是将RS电平转换为TTL电平，外设端的电平转换电路是将TTL电平转换为RS电平。由于这种转换有许多电路可以实现，因而，这里不再介绍。
2．电路使用程序
对PC机串口COM1的编程如下：
……
… ；对COM1口的波特率等设置；
MOV DX，3FCH
MOV AL，XXXXXXB
OUT DX，AL；D1生成RTS负脉冲，对LS输出端清0
MOV AL，XXXXXXB；
OUT DX，AL ；的RX1和TX1导通
CALL COM ；调用通信子程序，与第一个外部设备通信；
MOV CX，7 ；设置循环计数器；
NEXT：MOV DX ，3FCH
MOV AL，XXXXXXB
OUT DX ，AL ；D0位生成DTR的负脉冲，形成的P2脚计数脉冲
MOV AL，XXXXXXB
OUT DX，AL ；RX2和TX2导通
CALL COM ；调用通信子程序，与第二个外部设备通信
LOOP NEXT ；循环与另外6个外部设备通信
…
… ；通信子程序略
3．使用说明
由于该扩展的多路接口在通信时共用一个子程序，因此在与某一路导通时，系统只能与这一路的外部设备进行通信联络。
如果工作现场需要立即和某一路通信，则需要对3FCH的D1位执行两个写操作并在RTS脚形成负脉冲，以对I清0后，再连接执行若干次对DTR的两次写操作。例如想对第4路外设通信，则需要执行完成对LS清0后，再连续三次对3FCH的D0位进行两个写操作以形成DTR脚的负脉冲，然后即可调用通信子程序。
如需使用PC机的COM2串口，只需将程序中的3F8H～3FDH全部换成2F8H～2FDH即可。
如果使用十六选一双向数字/模拟电子开关电路，可将LS的QA、QB、QC、QD四个输出端接至电子开关的四个控制端A、B、C、D，这样就可以达到一个PC机的RS口与个带有串口的外设的数据通信。
