1.开源verilog仿真工具iverilog+GTKWave初体验
2.QEMU虚拟机管理器：一种高效硬件模拟器
3.如何跑通《UVM实战》书上的源源码例子？
4.SystemVerilog $unit 编译单元介绍
5.关于verilog 的assign

开源verilog仿真工具iverilog+GTKWave初体验

       本文旨在带你体验开源的Verilog仿真工具Icarus Verilog和GTKWave。首先，码仿Icarus Verilog以其轻便性著称，淘宝兼容Windows、源源码Linux和MacOS，码仿且源代码开源。淘宝ubuntu源码查看工具它能够通过tb文件生成仿真波形数据，源源码并能将Verilog转换为VHDL格式。码仿

       要开始，淘宝首先进行安装：安装Icarus Verilog后，源源码检查其版本。码仿接着，淘宝安装GTKWave，源源码同样确认版本。码仿在测试bench（tb）文件中，淘宝你需要添加相应的代码。

       进入项目目录后，使用命令行编译Verilog文件，成功后会生成一个.out文件以及.vcd文件。然而，打开.vcd文件时，东莞到茂名源码可能遇到问题，特别是当文件过大时，GTKWave可能无法有效查看波形，导致卡死。此时，推荐使用lxt或转换为lxt2格式，lxt是GTKWave专有的波形格式，能更好地处理大文件。

       解决完这些问题后，你可以添加波形到GTKWave中。此外，如果你需要，还能利用Icarus Verilog的功能将Verilog源文件glitch.v转换为VHDL格式，生成glitch.vhd文件，以便在不同硬件描述语言之间进行转换。

QEMU虚拟机管理器：一种高效硬件模拟器

       QEMU（Quick EMUlator）是一种开源的虚拟机监视器和模拟器，支持多种硬件平台模拟，如x、ARM、PowerPC等，空投盗u源码被广泛应用于虚拟化、嵌入式系统开发和仿真等领域。

       作为虚拟机监视器，QEMU能在物理主机上同时运行多个虚拟机，并提供管理控制能力。它支持多种操作系统，包括Linux、Windows等。作为模拟器，QEMU可以在一个主机上执行不同架构的二进制代码，实现跨平台软件开发与测试，便于开发人员在不同体系结构下调试程序。

       QEMU具备丰富的功能和扩展性，如硬件加速、网络配置、磁盘镜像和快照等，被广泛应用于云计算、容器技术、嵌入式系统仿真和移动设备开发等领域。

       QEMU是主力出逃提示源码一款开源的模拟器及虚拟机监管器（VMM）。它主要提供两种功能：一是作为用户态模拟器，执行不同于主机架构的代码；二是作为虚拟机监管器，模拟全系统，利用其他VMM（如Xen、KVM等）实现硬件虚拟化支持，创建接近主机性能的虚拟机。

       用户可通过Linux发行版的软件包管理器安装QEMU，例如在Debian系列发行版上，可使用以下命令安装：

       除此之外，用户也可以选择从源码安装。

       获取QEMU源码，可以从QEMU下载官网上下载QEMU源码的tar包。以命令行下载2.0版本的QEMU为例：

       获取源码后，可根据需求配置和编译QEMU。configure脚本用于生成Makefile，其选项可用./configure --help查看。

       安装完成后，会生成以下应用程序：

       QEMU作为系统模拟器时，会模拟出一台能够独立运行操作系统的虚拟机。每个虚拟机对应主机中的多租户架构源码一个QEMU进程，虚拟机的vCPU对应QEMU进程的一个线程。

       系统虚拟化主要虚拟出CPU、内存及I/O设备。虚拟出的CPU称为vCPU，QEMU为了提高效率，借用KVM、XEN等虚拟化技术，直接利用硬件对虚拟化的支持，在主机上安全地运行虚拟机代码（需要硬件支持）。

       虚拟机内存会被映射到QEMU的进程地址空间，在启动时分配。在虚拟机看来，QEMU所分配的主机上的虚拟地址空间为虚拟机的物理地址空间。

       QEMU在主机用户态模拟虚拟机的硬件设备，vCPU对硬件的操作结果会在用户态进行模拟，如虚拟机需要将数据写入硬盘，实际结果是将数据写入主机中的一个镜像文件中。

       使用qemu-img创建虚拟机镜像，虚拟机镜像用于模拟虚拟机的硬盘，在启动虚拟机之前需要创建镜像文件。

       使用qemu-system-x启动x架构的虚拟机。由于test-vm-1.qcow2中并未给虚拟机安装操作系统，所以会提示“无可启动设备”。

       启动VM安装操作系统镜像。指定虚拟机内存大小、使用KVM加速、添加fedora的安装镜像。安装完成后，重启虚拟机即可从硬盘启动。之后再次启动虚拟机，只需执行以下命令：

       qemu-img支持多种文件格式，可通过qemu-img -h查看。其中raw和qcow2是比较常用的两种格式，raw是qemu-img命令默认的格式，qcow2是qemu目前推荐的格式，功能最多。

       Qemu软件虚拟化实现的思路是采用二进制指令翻译技术，提取guest代码，然后将其翻译成TCG中间代码，最后再将中间代码翻译成host指定架构的代码。

       从宏观上看，源码结构主要包含以下几个部分：

       （1）开始执行：/vl.c中的main函数定义，它也是执行的起点，主要建立一个虚拟的硬件环境，通过参数解析初始化内存、设备、CPU参数等。

       （2）硬件模拟：所有硬件设备都在/hw/目录下面，每个设备都有独自的文件，包括总线、串口、网卡、鼠标等。它们通过设备模块串在一起，在vl.c中的machine_init中初始化。

       （3）目标机器：QEMU模拟的CPU架构有Alpha、ARM、Cris、i、MK、PPC、Sparc、Mips、MicroBlaze、SX和SH4。在QEMU中使用./configure可以配置运行的架构。

       （4）主机：使用TCG代码生成主机的代码，这部分代码在/tcg/目录中，对应不同的架构，分别在不同的子目录中。

       （5）文件总结：TCG动态翻译、TB链、TCG代码分析、IOCTL使用流程、内存管理等相关内容。

如何跑通《UVM实战》书上的例子？

       在求职过程中，面试官常会询问关于UVM实战的学习情况，特别是是否实践过书中的例子。我最近抽空按照《UVM实战》书中的指导进行了实践，现在已经能够成功运行书中的例子。以下是关键步骤和注意事项：

       首先，确保你的虚拟机上安装了VCS和Verdi工具，可以从华章网站获取《UVM实战》的源代码。在虚拟机设置中，将共享文件夹指向代码目录，以便于访问。将example_and_uvm_source_code文件夹复制到你的工作目录下。

       在代码中，有两个部分需要修改。一是setup_vcs脚本，用于设置VCS和Verdi的路径。你需要根据你的实际工具路径进行调整，可能需要修改export语句格式。二是run脚本，需要添加必要的命令，如"–full"，这对于位Linux系统至关重要，否则可能会遇到VCS_HOME路径错误。

       为了便于debug和波形dump，我增加了dump波形相关的代码，并在top_tb文件夹中添加了输出仿真信息到test.log的命令。这样，你就可以跟踪仿真过程，查找关键信息。

       经过这些步骤，你应该就能成功运行《UVM实战》中的例子了。如果你觉得这些信息有帮助，请别忘了点赞支持！我是不二鱼，祝你在学习和求职路上顺利。

SystemVerilog $unit 编译单元介绍

        SV中增加了编译单元的概念，就是 SV源文件编译的时候，一起编译的所有源文件

        编译单元域在搜索顺序中排第三位

        举个栗子

        这里我们创建了两个包（a_dpk和b_dpk），两个包中的都只有一个打印函数，同时module中也有一个打印函数，（打印函数用于指示所在位置）

        打印结果如下：

        image-

        运行结果如下：

        可以看到此时打印的是在module中导入的包

        那么接下来我们把在module中导入的包注释掉，即把 import a_dpk::*; 注释掉

        下面运行结果：

        此时终于把导入$unit编译单元域的内容打印出来了

        这也就是为什么 编译单元域在搜索规则中排第三

        那么为什么编译单元域叫 $unit 呢？我们可以再把代码更改一下

        我们把 b_dpk 注释掉，但依旧将其导入，看看运行结果

        这里直接显示错误在 $unit ，或许$unit只是一个名称，就好像上例中module命名为 test_tb 一样

        格式为：

        这是C语言中常用的技巧，如果第一次遇到导入语句将其编译到$unit中，再次出现则不会编译

        下面我们将上篇笔记中的包用这种方式仿真一下，先给出上篇笔记中包的内容

        我们将文件名命名为 definitions.dpk ，其中后缀 .dpk 是随便起的

        下面是源码和测试文件

        运行结果如下

        本文主要参考

关于verilog 的assign

       å…³äºŽé—®é¢˜è¡¥å……：其实如果想做赋值的话，一般都会习惯性地定义一下reg型变量，然后在always语句块内直接赋值就可以了，类似于：reg a;a=1。很少有人定义wire型变量然后再赋值的，wire型一般都是在上层模块中调用下层模块的输入输出时才会定义的类型，一般都是这样。而assign命令一般都习惯性地当做连线用，比如想把一个模块的输出给另一个模块当输入，就可以assign Input=Output;

       è‡³äºŽæ—¶é’Ÿé‚£ä¸¤å¥ï¼Œå…¶å®žé‚£ä¸ªä¹Ÿæ˜¯ä¹ æƒ¯æ€§çš„写法，一般都习惯使用时钟信号同步整个模块，而时钟信号就是从testbench文件中发出的。特别是对于大的工程，这样的设定会方便各个模块之间的同步。我可不是什么工程师，只不过是刚学了verilog一年的研究生而已，呵呵

       åˆå­¦è€…吧？你写的这个有太多不规范的地方= =

       è™½ç„¶assign可以这样用，不过很少有人这么写。assign相当于连线，一般它的用处是将一个变量的值不间断地赋值给另外一个，就像把这两个变量连在一起一样。

       æ›¿ä½ å†™äº†ä¸ªtestbench，应该还算是比较规范的，你可以参考我的改一下。如果还不行的话你把你的源代码给我我可以帮你看一下

       `timescale 1ns / 1ps

       ////////////////////////////////////////////////////////////////////////////////

       // Company:

       // Engineer:

       //

       // Create Date: :: //

       // Design Name: tb_binseg

       // Module Name: D:/Xilinx/.1/myproject/test/testbench.v

       // Project Name: test

       // Target Device:

       // Tool versions:

       // Description:

       //

       // Verilog Test Fixture created by ISE for module: tb_binseg

       //

       // Dependencies:

       //

       // Revision:

       // Revision 0. - File Created

       // Additional Comments:

       //

       ////////////////////////////////////////////////////////////////////////////////

       `timescale 1ns / 1ps

       ////////////////////////////////////////////////////////////////////////////////

       // Company:

       // Engineer:搞吓米飞机

       //

       // Create Date: :: //

       // Design Name: test

       // Module Name: D:/Xilinx/.1/myproject/convolution/convolutiontest.v

       // Project Name: convolution

       // Target Device:

       // Tool versions:

       // Description:

       //

       // Verilog Test Fixture created by ISE for module: convolution

       //

       // Dependencies:

       //

       // Revision:

       // Revision 0. - File Created

       // Additional Comments:

       //

       ////////////////////////////////////////////////////////////////////////////////

       module test;

        // Inputs

        reg clk;

        reg din;

        reg en;

        // Outputs

        wire dout;

       // Instantiate the Unit Under Test (UUT)

        binseg tb(

        .din(din),

        .en(en),

        .dout(dout));

        initial begin

        // Initialize Inputs

        clk=0;

        din=0;

        en=1;

        // Wait ns for global reset to finish

        #;

        en=0;

        // Add stimulus here

       end

       always #4 Clk=~Clk;

       always@(posedge clk)

       begin

        if(din<=4'b)

        begin

        din=din+1;

        end

        else

        begin

        din=0;

        end

       end

       endmodule