1.8-3优先编码器Verilog testbench怎么写？

8-3优先编码器Verilog testbench怎么写？

       `timescale 1ns/ps

       module testbench;

       reg  [7:0] data_in ;

       reg        s       ;

       wire [2:0] data_out;

       wire       gs      ;

       wire       es      ;

       encoder8_3_LS uut(

           .s       (s       ),源码

           .data_in (data_in ),

           .gs      (gs      ),

           .es      (es      ),

            data_out(data_out)

       );

       initial 

           begin

               data_in = 0;

               s = 0;

               #; data_in = 1;

               #; data_in = 2;

               #; data_in = 3;

               #; data_in = 4;

               #; data_in = 5;

               #; data_in = 6;

               #; data_in = 7;

               #; s       = 1;

               #; data_in = 0;

               #; data_in = 1;

               #; data_in = 2;

               #; data_in = 3;

               #; data_in = 4;

               #; data_in = 5;

               #; data_in = 6;

               #; data_in = 7; 

               #;

               $finish;       

           end

       endmodule

       如果觉得回答的还行，请采纳答案，源码flink源码书谢谢！源码github源码编译在哪里

源码seata分布式源码

源码seata分布式源码