1.SIMD 加速：AVX2 指令集实现大小端转换
2.Neon如何使用 NEON
3.CPU 优化技术-NEON 介绍
4.C++/AVX：SIMD指令集下的源码 复数乘法优化
5.VP8编码器与解码器的软件质量如何？
6.动手学习 SIMD (SSE/AVX)

SIMD 加速：AVX2 指令集实现大小端转换

       在应用 thrift 进行 RPC 通信时，由于 Thrift 采用大端序，源码而常见处理器架构如 x_ 采用小端序，源码list 等数据类型需循环转换。源码利用 SIMD 指令加速性能。源码探索实现 Thrift 编译后端的源码吊炸天源码 Auto-vectorization Pass，使用 AVX2 实现简单大小端转换，源码对比不同条件下的源码加速效果。

       大小端转换原理：数据存储有大端和小端两种字节优先顺序。源码数 0x 存储中，源码大端模式高位字节优先，源码小端模式低位字节优先。源码可使用 API 或移位函数转换。源码编译器内置的源码 bswap 指令适用于 x 和 ARM，实现转换，源码O2 编译优化时自动替换自定义实现。

       AVX2 指令集：SIMD 提供高度并行化计算选择。bswap 指令反转 2、4 或 8 字节顺序，SIMD 扩展允许一条指令并行处理多个数据实例，称为 vectors。常用指令集包括 AVX/AVX2，具体信息参考 Intel 指令集查询。使用 `_mm_shuffle_epi8` 进行向量字节重排序。

       AVX2 示例代码：提供 位整数大小端转换的循环示例，使用 AVX2 加速。向量长度为 位，处理 4 个 bit 整数。对于非整数倍长度数组，使用一般转换法逐个处理。

       性能测试：使用不同整数宽度（、、 位）进行大小端转换，测试 bswap 和 AVX2 的加速比。宽度更小的数组并行度更高，AVX2 加速比显著提升， 位时加速比约为 2.5， 位时加速比可达 倍。

       生成的汇编指令：使用 objdump 查看编译结果汇编代码，了解 AVX2 指令集的实际应用。

       完整源代码与性能测试：提供详细代码实现，包含性能测试结果。参考 Zhihu On VSCode 创作与发布。

Neon如何使用 NEON

       Neon是ARM提供的一个强大的 SIMD（单指令多数据）架构，旨在提升AV编解码器的性能。OpenMAX DL库作为其核心工具，为开发者提供了一种高效的方法来加速MPEG-4 Simple Profile、H. Baseline、JPEG、MP3和AAC等格式的处理。这些功能包括但不限于FIR、IIR、FFT、点积、鄄城食品溯源码色彩空间转换、去块效应（de-blocking）、去混响（de-ringing）、旋转、缩放以及合成矢量化操作。

       Neon支持的编译器特性非常全面，通过现有的源代码，可以自动检测并利用NEON的SIMD指令进行优化。特别是，对于使用ARM RealView开发套件（版本3.1 Pro及以上）和gcc（q3及以上版本）的开发者，可以方便地调用C函数接口，直接与NEON进行交互，支持所有数据类型和操作，确保了代码的高效执行。

       对于那些对性能要求极高的用户，OpenMAX DL库还提供了针对汇编器的支持，允许在最低级别进行定制化优化，进一步挖掘NEON的潜能。这使得在ARM RealView开发套件（3.1及以上版本）和gcc（q3及以上版本）的环境中，开发者能够充分利用Neon的特性，提升编解码器的处理速度和效率。

扩展资料

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CPU 优化技术-NEON 介绍

       ARM NEON，一种SIMD（单指令多数据）扩展架构，适用于ARM Cortex-A与Cortex-R系列处理器。SIMD通过控制器同时对一组数据中的每个数据执行相同操作，实现并行计算，尤其适合音频、图像处理任务。现代CPU设计中广泛包含SIMD指令，以提升多媒体性能。SIMD操作效率远超标量运算，例如一次可对四组数据同时执行乘法操作。

       费林分类法将计算机类型分为SISD（单指令单数据）、MISD（多指令单数据）、MIMD（多指令多数据）与SIMT（单指令多线程）。SISD机器采用单指令流，操作单个数据，是早期计算机的典型代表。MISD与MIMD模型虽存在，但主要用于理论研究，未在实际应用中落地。SIMT模型类似CPU多线程，多个线程共享指令，但数据不同。

       ARM架构下，下一代SIMD指令集SVE针对高性能计算与机器学习开发，具备可变矢量长度编程模型，允许芯片设计者根据负载与成本选择合适矢量长度，最小支持位，最大可达位，以位为增量。SVE指令集支持与NEON指令集类似的概念，如矢量、object和waitnotify源码通道、数据元素等，同时引入可变矢量长度编程，为高性能计算提供灵活性。

       ARM处理器支持SIMD，其中Cortex-A7与Cortex-A默认集成NEON单元，其他ARMv7 Cortex-A系列处理器则为可选项。确认处理器是否支持NEON与VFP需要在编译与运行时进行检查。NEON单元作为ARM指令集扩展，采用独立于ARM原有寄存器的位或位寄存器进行SIMD处理，与VFP单元集成，共享处理器资源进行整数运算、循环控制与缓存操作，降低面积与功耗成本。

       NEON基本原理包括指令执行流程与计算资源。NEON指令执行流程涉及向量寄存器中元素同步计算，加速计算过程。计算资源包括独立于ARM原有寄存器的位或位寄存器，以及与VFP单元的集成与共享。NEON支持自动矢量化，允许向量化编译器使用C或C++源代码有效利用NEON硬件。此外，NEON汇编与内建函数提供编写NEON代码的灵活性，同时保持代码易于维护。

       其他SIMD技术在不同平台上广泛应用，如x与Altivec，而基于ARM的SOC中还可能包含DSP协处理硬件，提供额外的并行处理能力。相对于专用DSP，NEON具有灵活性与集成度优势，支持多种指令集与编程模型，适用于多种高性能计算任务。

       总结，本部分介绍SIMD的基本概念、ARM NEON架构、指令集与技术对比，以及NEON的原理与应用。希望读者能够理解SIMD技术在现代处理器中的重要性与ARM NEON的特性和使用方法。

C++/AVX：SIMD指令集下的 复数乘法优化

       C++/AVX：SIMD指令集下的复数乘法优化

       CPU中的SIMD（Single Instruction Multiple Data）指令集是现代计算性能的关键。它允许一个指令同时处理多个数据，显著提升了运算效率，特别是在浮点数运算中，如复数乘法。

       首先，SIMD通过大寄存器（如xmm,ymm,zmm）支持多数据操作，如浮点位和位计算。Intrinsics函数是直接映射到汇编指令的工具，对于不清楚函数效果的开发者，可以查询相关网站获取帮助。

       针对复数乘法，有多种SIMD指令可以应用。方案一中，我们通过交错存储复数，opcua c 源码分析先进行乘法，然后重排数据，分别计算实部和虚部，再合并并调整顺序。方案二则利用高级算术运算指令中的交错加减来简化步骤，最后验证并可能调整运算顺序。方案三则引入乘法后交错加减指令进一步优化。

       封装SIMD指令时，可以考虑使用__vectorcall，以便更有效地传递和返回值。尽管AMD的U不支持AVX，但源代码的优化潜力仍很大。

VP8编码器与解码器的软件质量如何？

       VP8相对于VP8视频格式的评价主要集中在几个关键方面。

       首先，从压缩效率来看，VP8明显不如H.，主要问题在于缺乏自适应量化算法、B帧和8×8变换，以及非自适应的环内滤波器。尽管它可能与VC-1或H.的baseline profile相当，但与H.的差距仍然显著。相比之下，VP8在性能上优于Theora，并在我的测试中胜过了Dirac。

       然而，Google对VP8格式的开放许可问题引发了质疑。如果VP8的修改权限受限，那么改进可能会变得困难，这可能导致其发布过早，没有经过充分测试。更新的信息显示，Google可能允许修改，但这并不意味着标准是最终版本，可能仍存在漏洞。

       在解码速度方面，VP8目前实现的速度可能比ffmpeg的H.解码器慢约%，尽管有良好的优化和SIMD汇编代码，但与硬件支持广泛的H.相比，VP8在速度上的优势不明显，尤其是在与Theora的对比中，差距更大。

       最后，专利问题再次成为关注焦点。VP8与H.的相似性可能导致专利争议，尽管没有法律依据表明VP8侵犯了专利，但Google并未提供免于诉讼的保护，这增加了不确定性。除非VP8被证明专利安全，否则这一顾虑将继续存在。

       总的来说，VP8相比于Theora是一个显著的提升，但在软件质量和专利问题上还有待观察和改进。On2的怎么学框架源码VP8编码器和解码器在代码质量、速度和优化方面存在问题，尤其是在与x的比较中，性能和易用性都不尽如人意。

扩展资料

       VP8 是一个开放的图像压缩格式，最早由 On2 Technologiesis 开发，随后由 Google 发布。同时 Google 也发布了 VP8 编码的实做库：libvpx，以BSD授权条款的方式发布，随后也附加了专利使用权。而在经过一些争论之后，最终 VP8 的授权确认为一个开放源代码授权。

动手学习 SIMD (SSE/AVX)

       计算机架构领域中，Flynn分类法将计算机架构分为四类，分别为SISD、SIMD、MIMD和SPMD，其中，SIMD（单指令流多数据流）架构在现代计算机中广泛应用。SIMD架构允许在一组数据中并行执行相同的操作，显著提高了数据密集型运算的效率。

       在SIMD架构下，CPU通过专用的向量寄存器实现并行化执行，如Intel的SSE（Streaming SIMD Extensions）和AVX（Advanced Vector Extensions）指令集。这些寄存器的长度大于通用寄存器，例如XMM寄存器长度为位，YMM寄存器长度可达位，从而允许同时处理多个数据元素。

       SSE和AVX寄存器各有个，分别命名为XMM0-XMM和YMM0-YMM。YMM寄存器是对XMM寄存器的扩展，低位等同于一个XMM寄存器。SSE和AVX指令集分别提供三种类型的定义：单精度浮点型、双精度浮点型和整型。

       为了更高效地使用SIMD架构，编译器提供了SSE/AVX intrinsic函数，将汇编指令封装为函数，使程序员能够像调用普通函数一样使用它们。这些函数允许在不直接编写汇编代码的情况下，利用向量寄存器进行高效运算。如果CPU不支持特定指令集，编译器会提供模拟实现。

       为了演示SIMD编程的基本步骤，一个简单的程序示例如下：

       编译：使用支持SIMD编译器的命令将源代码编译为可执行文件。

       运行：执行编译后的程序，观察其性能表现。

OpenCV Carotene 源码阅读（持续更新）

       OpenCV的Carotene库是NVIDIA为优化计算机视觉(CV)操作而精心设计的，特别针对ARM Neon架构，旨在加速诸如resize和Canny等关键算法。这款库以其清晰的代码和对SIMD编程初学者的友好性而备受赞誉。本文将深入探索Carotene的魅力，揭示其独特的功能点，如accumulate函数的多变接口，包括square accumulate和addweight，后者展示了创新的处理策略。

       Carotene的Blur(k3x3_u8)处理方法与众不同，采用了seperateFilter算法，而非传统的O(1)复杂度，展示了其在效率优化上的独到之处。值得一提的是，行方向移位求和和normalize系数的量化计算，都被Carotene以精细的技巧逐一解析。要了解更多细节，不妨直接查看其源码，那里充满了值得学习的见解和实践经验。

       Carotene在指令处理上展现出了高效能，如一次性执行乘系数、类型转换和右移等操作，通过vqrdmulhq_s等矢量化指令，实现了寄存器数据的复用。对于边界处理，left_border通过set_lane技术轻松搞定，而right_border的成本则更低。库中还包括了integral和sqrtIntegral的实现，行方向积分的向量化通过移位操作得以高效完成，即使在arm Neon缺乏element shift指令的情况下，Carotene也能通过uint_t标量移位巧妙解决。

       在模糊处理上，GaussianBlur遵循Blur的优化思路，对gauss_kernel进行了量化。另外，还有诸如absdiff、add_weighted、add、bitwise以及channel_extract/combine等N-1种基础算子，它们巧妙地结合了neon指令和宏定义，为性能提升做出了贡献。这些细节的精心设计，充分体现了Carotene在提升OpenCV性能上的匠心独运。

       总的来说，Carotene的源码是学习SIMD编程和OpenCV优化的绝佳资源，无论是对于开发者还是对性能追求者来说，都是一份值得深入探索的宝藏。如果你对这些技术感兴趣，不要犹豫，立即投身于源码的世界，你会发现其中隐藏的无数精彩。

游戏引擎随笔 0x：UE5.x Nanite 源码解析之可编程光栅化（下）

       书接上回。

       在展开正题之前，先做必要的铺垫，解释纳尼特(Nanite)技术方案中的Vertex Reuse Batch。纳尼特在软光栅路径实现机制中，将每个Cluster对应一组线程执行软光栅，每ThreadGroup有个线程。在光栅化三角形时访问三角形顶点数据，但顶点索引范围可能覆盖整个Cluster的个顶点，因此需要在光栅化前完成Cluster顶点变换。纳尼特将变换后的顶点存储于Local Shared Memory(LDS)中，进行组内线程同步，确保所有顶点变换完成，光栅化计算时直接访问LDS，实现软光栅高性能。

       然而，在使用PDO(Masked)等像素可编程光栅化时，纳尼特遇到了性能问题。启用PDO或Mask时，可能需要读取Texture，根据读取的Texel决定像素光栅化深度或是否被Discard。读取纹理需计算uv坐标，而uv又需同时计算重心坐标，增加指令数量，降低寄存器使用效率，影响Active Warps数量，降低延迟隐藏能力，导致整体性能下降。复杂材质指令进一步加剧问题。

       此外，当Cluster包含多种材质时，同一Cluster中的三角形被重复光栅化多次，尤其是材质仅覆盖少数三角形时，大量线程闲置，浪费GPU计算资源。

       为解决这些问题，纳尼特引入基于GPU SIMT/SIMD的Vertex Reuse Batch技术。技术思路如下：将每个Material对应的三角形再次分为每个为一组的Batch，每Batch对应一组线程，每个ThreadGroup有个线程，正好对应一个GPU Warp。利用Wave指令共享所有线程中的变换后的顶点数据，无需LDS，减少寄存器数量，增加Warp占用率，提升整体性能。

       Vertex Reuse Batch技术的启用条件由Shader中的NANITE_VERT_REUSE_BATCH宏控制。

       预处理阶段，纳尼特在离线时构建Vertex Reuse Batch，核心逻辑在NaniteEncode.cpp中的BuildVertReuseBatches函数。通过遍历Material Range，统计唯一顶点数和三角形数，达到顶点去重和优化性能的目标。

       最终，数据被写入FPackedCluster，根据材质数量选择直接或通过ClusterPageData存储Batch信息。Batch数据的Pack策略确保数据对齐和高效存储。

       理解Vertex Reuse Batch后，再来回顾Rasterizer Binning的数据：RasterizerBinData和RasterizerBinHeaders。在启用Vertex Reuse Batch时，这两者包含的是Batch相关数据，Visible Index实际指的是Batch Index，而Triangle Range则对应Batch的三角形数量。

       当Cluster不超过3个材质时，直接从FPackedCluster中的VertReuseBatchInfo成员读取每个材质对应的BatchCount。有了BatchCount，即可遍历所有Batch获取对应的三角形数量。在Binning阶段的ExportRasterizerBin函数中，根据启用Vertex Reuse Batch的条件调整BatchCount，表示一个Cluster对应一个Batch。

       接下来，遍历所有Batch并将其对应的Cluster Index、Triangle Range依次写入到RasterizerBinData Buffer中。启用Vertex Reuse Batch时，通过DecodeVertReuseBatchInfo函数获取Batch对应的三角形数量。对于不超过3个材质的Cluster，DecodeVertReuseBatchInfo直接从Cluster的VertReuseBatchInfo中Unpack出Batch数据，否则从ClusterPageData中根据Batch Offset读取数据。

       在Binning阶段的AllocateRasterizerBinCluster中，还会填充Indirect Argument Buffer，将当前Cluster的Batch Count累加，用于硬件光栅化Indirect Draw的Instance参数以及软件光栅化Indirect Dispatch的ThreadGroup参数。这标志着接下来的光栅化Pass中，每个Instance和ThreadGroup对应一个Batch，以Batch为光栅化基本单位。

       终于来到了正题：光栅化。本文主要解析启用Vertex Reuse Batch时的软光栅源码，硬件光栅化与之差异不大，此处略过。此外，本文重点解析启用Vertex Reuse Batch时的光栅化源码，对于未启用部分，除可编程光栅化外，与原有固定光栅化版本差异不大，不再详细解释。

       CPU端针对硬/软光栅路径的Pass，分别遍历所有Raster Bin进行Indirect Draw/Dispatch。由于Binning阶段GPU中已准备好Draw/Dispatch参数，因此在Indirect Draw/Dispatch时只需设置每个Raster Bin对应的Argument Offset即可。

       由于可编程光栅化与材质耦合，导致每个Raster Bin对应的Shader不同，因此每个Raster Bin都需要设置各自的PSO。对于不使用可编程光栅化的Nanite Cluster，即固定光栅化，为不降低原有性能，在Shader中通过两个宏隔绝可编程和固定光栅化的执行路径。

       此外，Shader中还包括NANITE_VERT_REUSE_BATCH宏，实现软/硬光栅路径、Compute Pipeline、Graphics Pipeline、Mesh Shader、Primitive Shader与材质结合生成对应的Permutation。这部分代码冗长繁琐，不再详细列出讲解，建议自行阅读源码。

       GPU端软光栅入口函数依旧是MicropolyRasterize，线程组数量则根据是否启用Vertex Reuse Batch决定。

       首先判断是否使用Rasterizer Binning渲染标记，启用时根据VisibleIndex从Binning阶段生成的RasterizerBinHeaders和RasterizerBinData Buffer中获取对应的Cluster Index和光栅化三角形的起始范围。当启用Vertex Reuse Batch，这个范围是Batch而非Cluster对应的范围。

       在软光栅中，每线程计算任务分为三步。第一步利用Wave指令共享所有线程中的Vertex Attribute，线程数设置为Warp的Size，目前为，每个Lane变换一个顶点，最多变换个顶点。由于三角形往往共用顶点，直接根据LaneID访问顶点可能重复，为确保每个Warp中的每个Lane处理唯一的顶点，需要去重并返回当前Lane需要处理的唯一顶点索引，通过DeduplicateVertIndexes函数实现。同时返回当前Lane对应的三角形顶点索引，用于三角形设置和光栅化步骤。

       获得唯一顶点索引后，进行三角形设置。这里代码与之前基本一致，只是写成模板函数，将Sub Pixel放大倍数SubpixelSamples和是否背面剔除bBackFaceCull作为模板参数，通过使用HLSL 语法实现。

       最后是光栅化三角形写入像素。在Virtual Shadow Map等支持Nanite的场景下，定义模板结构TNaniteWritePixel来实现不同应用环境下Nanite光栅化Pipeline的细微差异。

       在ENABLE_EARLY_Z_TEST宏定义时，调用EarlyDepthTest函数提前剔除像素，减少后续重心坐标计算开销。当启用NANITE_PIXEL_PROGRAMMABLE宏时，可以使用此机制提前剔除像素。

       最后重点解析前面提到的DeduplicateVertIndexes函数。

       DeduplicateVertIndexes函数给每个Lane返回唯一的顶点索引，同时给当前Lane分配三角形顶点索引以及去重后的顶点数量。

       首先通过DecodeTriangleIndices获取Cluster Local的三角形顶点索引，启用Cluster约束时获取所有Lane中最小的顶点索引，即顶点基索引。将当前三角形顶点索引（Cluster Local）减去顶点基索引，得到相对顶点基索引的局部顶点索引。

       接下来生成顶点标志位集合。遍历三角形三个顶点，将局部顶点索引按顺序设置到对应位，表示哪些顶点已被使用。每个标志位是顶点的索引，并在已使用的顶点位置处设置为1。使用uint2数据类型，最多表示个顶点位。

       考虑Cluster最多有个顶点，为何使用位uint2来保存Vertex Mask而非位？这是由于Nanite在Build时启用了约束机制（宏NANITE_USE_CONSTRAINED_CLUSTERS），该机制保证了Cluster中的三角形顶点索引与当前最大值之差必然小于（宏CONSTRAINED_CLUSTER_CACHE_SIZE），因此，生成的Triangle Batch第一个索引与当前最大值之差将不小于，并且每个Batch最多有个唯一顶点，顶点索引差的最大值为，仅需2个位数据即可。约束机制确保使用更少数据和计算。

       将所有Lane所标记三个顶点的Vertex Mask进行位合并，得到当前Wave所有顶点位掩码。通过FindNthSetBit函数找出当前Lane对应的Mask索引，加上顶点基索引得到当前Lane对应的Cluster Local顶点索引。

       接下来获取当前Lane对应的三角形的Wave Local的三个顶点索引，用于后续通过Wave指令访问其他Lane中已经计算完成的顶点属性。通过MaskedBitCount函数根据Vertex Mask以及前面局部顶点索引通过前缀求和得到当前Lane对应的Vertex Wave Local Index。

       最后统计Vertex Mask所有位，返回总计有效的顶点数量。

       注意FindNthSetBit函数，实现Lane与顶点局部索引（减去顶点基索引）的映射，返回当前Lane对应的Vertex Mask中被设置为1的位索引。如果某位为0，则返回下一个位为1的索引。如果Mask中全部位都设置为1，则实际返回为Lane索引。通过二分法逐渐缩小寻找索引范围，不断更新所在位置，最后返回找到的位置索引。

       最后，出于验证目的进行了Vertex Reuse Batch的性能测试。在材质包含WPO、PDO或Mask时关闭Vertex Reuse Batch功能，与开启功能做对比。测试场景为由每颗万个三角形的树木组成的森林，使用Nsight Graphics进行Profiling，得到GPU统计数据如下：

       启用Vertex Reuse Batch后，软光栅总计耗时减少了1.毫秒。SM Warp总占用率有一定提升。SM内部工作量分布更加均匀，SM Launch的总Warp数量提升了一倍。长短板Stall略有增加，但由于完全消除了由于LDS同步导致的Barrier Stall，总体性能还是有很大幅度的提升。

       至此，Nanite可编程光栅化源码解析讲解完毕。回顾整个解析过程，可以发现UE5团队并未使用什么高深的黑科技，而是依靠引擎开发者强悍的工程实现能力完成的，尤其是在充分利用GPU SIMT/SIMD机制榨干机能的同时，保证了功能与极限性能的实现。这种能力和精神，都很值得我们学习。